高明區數字ic設計前端流程給您好的建議

IC半導體的基礎知識(四)

P型半導體

   在純凈的硅(或鍺)晶體內摻入微量的三價元素硼(或銦)，因硼原子的外層有三個價電子，當它與周圍的硅原子組成共價鍵結構時，會因缺少一個電子而在晶體中產生一個空穴，摻入多少三價元素的雜質原子，就會產生多少空穴。罪魁禍首：SiOHSiOHMOSFET原理是一個門極(Gate)靠靜電勢控制底下的導電溝道深度，電勢高形成深溝道電流就大，電勢低溝道消失就不導電了。因此，這種半導體將以空穴導電為其主要導體方式，稱為空穴型半導體，簡稱P型半導體。必須注意的是，產生空穴的同時并沒有產生新的自由電子，但原有的晶體仍會產生少量的電子空穴對。

   從以上分析可知，不論是N型半導體還是P型半導體，它們的導電能力是由多子的濃度決定的。Herculus具有進行層次設計的成熟算法，進行flatprocessing的優化引擎和自動確定如何進行每個區域數據處理的能力—這些技術縮短了運行時間，提高了驗證的度。可以認為，多子的濃度約等于摻雜原子的濃度，它受溫度的影響很小。在一塊硅片上采用不同的摻雜工藝，一邊形成N型半導體，一邊形成P型半導體，則在兩種半導體的交界面附近形成PN結；PN結是構成各種半導體器件的基礎。

   1.PN結的形成 

   在一塊硅或鍺的晶片上，采取不同的摻雜工藝，分別形成N型半導體區和P型半導體區。舉個栗子：（101）?=1×22 0×21 1×2?=（5）??，這個二進制數第2位是1，它的權重是22，相乘為1×22。由于N區的多數載流子為電子(即電子濃度高)，少子為空穴(空穴濃度低)，而P區正相反，多數載流子為空穴(即空穴濃度高)，少子為電子(電子濃度低)；在P區與N區的交界面兩側，由于濃度的差別，空穴要從濃度高的P區向濃度低的N區擴散，N區的自由電子要向P區擴散，由于濃度的差別而引起的運動稱為擴散運動。這樣，在P區就留下了一些帶負電荷的雜質離子，在N區就留下了一些帶正電荷的雜質離子，從而形成一個空間電荷區。這個空間電荷區就是PN結。在空間電荷區內，只有不能移動的雜質離子而沒有載流子，所以空間電荷區具有很高的電阻率。

4GHzCMOS全數字鎖相環

隨著深亞微米CMOS工藝的發展,工藝尺寸的縮小使模擬電路的設計變得更加復雜,盡可能采用數字電路代替模擬電路成為發展的趨勢。芯片規格，也就像功能列表一樣，是客戶向芯片設計公司提出的設計要求，包括芯片需要達到的具體功能和性能方面的要求。鎖相環作為時鐘產生電路是射頻通信系統中的關鍵模塊,其中全數字鎖相環具有良好的集成性、可移植性和可編程性,以及能夠實現較好的相位噪聲指標等優勢,得到了越來越廣泛的研究和發展。本文著重于2.4GHz CMOS全數字鎖相環的研究與設計,主要工作包括:

1)首先分析并推導了全數字鎖相環的主要性能指標,接著分析了I型和II型全數字鎖相環的原理和結構特點,并分析了環路參數對整個環路特性與穩定性的影響。

2)提出一種用于時間數字轉換器(Time-to-Digital Converter,TDC)的互補比較器的結構,在傳統比較器結構的基礎上,疊加一個與之互補的比較器,能夠消除輸出波形的毛刺,降低輸入失調電壓,提高比較器的工作速度,進而改善比較器的精度。不同數字器件有不同的制程,所以需要不同的供電電壓,因此更需要電源管理這一模擬技術，隨著數字技術的發展,模擬技術分布于數字技術周邊,與數字技術密不可分。

3)提出一種可重構數字濾波器(Digital Loop Filter,DLF),將DLF的參數KP、KI做成芯片外的控制端口,通過片外手動調節來改變芯片內部的參數,可以改變全數字鎖相環的帶寬,開環和閉環響應,以及幅度響應等,終能夠方便地在片外調節,使環路達到鎖定狀態。在所有檢查和驗證都正確無誤的情況下把后的版圖GDSⅡ文件傳遞給Foundry廠進行掩膜制造。

4)分析和設計了一款數控振蕩器(Digitally Controlled Oscillator,DCO),采用CMOS交叉耦合LC振蕩器,包括粗調、中調和精調三個電容陣列和ΔΣ調制器。1二-十轉換將二進制數的第N位數值乘以第N位的權重，其中第N位的權重為2?（注：m位二進制數從右向左分別記為第0,1，。其中,粗調單元采用MIM電容,中調和精調單元采用兩對反向連接的PMOS對管構成MOS電容,本文DCO的增益為300kHz左右,使用ΔΣ調制器后,DCO的分辨率可以達到5kHz左右。

數字集成電路電流測試

集成電路(IC)被生產出來以后要進行測試。學習“數字集成電路基礎”是一切的開始，可以說是進入數字集成電路門檻的步。IC測試貫穿在IC設計、制造、封裝及應用的全過程,被認為是IC產業的4個分支(設計、制造、封裝與測試)中一個極為重要的組成部分,它已經成為IC產業發展中的一個瓶頸。有人預計,到2012年,可能會有多達48%的好芯片不能通過測試,IC測試所需的費用將在IC設計、制造、封裝和測試的總費用中占80%～90%的比例。 工業界常采用電壓測試和穩態電流(I_(DDQ))測試來測試數字CMOS IC。

電壓測試包括邏輯測試和時延測試兩方面的測試內容,前者驗證IC的功能是否正確,后者驗證IC的時間特性是否正確。常使用的HDL有Verilog、VHDL等，藉由程序代碼便可輕易地將一顆IC地菜單達出來。電壓測試方法可以檢測出大量的物理缺陷,而且比較簡單,速度較快。但是,由于電壓測試所使用的故障模型存在局限性,而且測試常常不能全速進行,因此一般來說,電壓測試只善于驗證電路的功能。與電壓測試相比,(I_(DDQ))測試更善于檢測由于生產過程中的細微偏差而導致的一些“小”缺陷,它的優點是能大幅度地降低測試數字CMOS IC的費用,提高它們的可靠性。但是,(I_(DDQ))測試除不能檢測那些不導致(I_(DDQ))增加的缺陷或故障(如串擾故障)之外,還受到深亞微米技術的挑戰。

 瞬態電流(I_(DDT))測試是一種從供電回路,通過觀察被測電路所吸取的瞬間動態電流來檢測故障的一種方法,被認為可以檢測出一些經電壓測試和(I_(DDQ))測試所不能檢測的故障。對Astro而言，在detailrouting之后，用starRCXT參數提取，生成的E。這種方法作為傳統的電壓測試和(I_(DDQ))測試方法的一個補充,正逐漸受到研究領域和工業界的關注。 (I_(DDT))測試研究雖然進行了近10年的時間,但目前仍處在初級階段,所面臨的問題很多,離實際應用還有相當一段距離。本研究采用基于積分的平均電流分析法來研究(I_(DDT))測試,進行了一些有益的探索性工作。