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數(shù)字IC設(shè)計(jì)流程

1、需求分析與規(guī)格制定

對(duì)市場(chǎng)調(diào)研，弄清需要什么樣功能的芯片。

芯片規(guī)格，也就像功能列表一樣，是客戶向芯片設(shè)計(jì)公司提出的設(shè)計(jì)要求，包括芯片需要達(dá)到的具體功能和性能方面的要求。

　　2、架構(gòu)設(shè)計(jì)與算法設(shè)計(jì)

根據(jù)客戶提出的規(guī)格要求，對(duì)一些功能進(jìn)行算法設(shè)計(jì)，拿出設(shè)計(jì)解決方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。

      3、HDL編碼

　　使用硬件描述語(yǔ)言（VHDL，Verilog HDL）分模塊以代碼來(lái)描述實(shí)現(xiàn)，RTL coding，linux環(huán)境下一般用Gvim作為代碼編輯器。

　　4、功能

驗(yàn)證就是檢驗(yàn)編碼設(shè)計(jì)的正確性。不符合規(guī)格要重新設(shè)計(jì)和編碼。設(shè)計(jì)和驗(yàn)證是反復(fù)迭代的過(guò)程，直到驗(yàn)證結(jié)果顯示完全符合規(guī)格標(biāo)準(zhǔn)。該部分稱為前。

　　5、邏輯綜合――Design Compiler

　　驗(yàn)證通過(guò)，進(jìn)行邏輯綜合。邏輯綜合就是把HDL代碼翻譯成門(mén)級(jí)網(wǎng)表netlist。

綜合需要設(shè)定約束條件，就是你希望綜合出來(lái)的電路在面積，時(shí)序等目標(biāo)參數(shù)上達(dá)到的標(biāo)準(zhǔn)。PowerCompiler嵌入DesignCompiler/PhysicalCompiler之上，是業(yè)界可以同時(shí)優(yōu)化時(shí)序、功耗和面積的綜合工具。邏輯綜合需要基于特定的綜合庫(kù)，不同的庫(kù)中，門(mén)電路基本標(biāo)準(zhǔn)單元（standard cell）的面積，時(shí)序參數(shù)是不一樣的。所以，綜合庫(kù)不一樣，綜合出來(lái)的電路在時(shí)序，面積上是有差異的。一般來(lái)說(shuō)，綜合完成后需要再次做驗(yàn)證（這個(gè)也稱為后）

邏輯綜合工具：Synopsys的Design Compiler，工具選擇上面的三種工具均可。

　　6、靜態(tài)時(shí)序分析——STA

Static Timing Analysis（STA），靜態(tài)時(shí)序分析，驗(yàn)證范疇，它主要是在時(shí)序上對(duì)電路進(jìn)行驗(yàn)證，檢查電路是否存在建立時(shí)間（setup time）和保持時(shí)間（hold time）的違例（violation）。這個(gè)是數(shù)字電路基礎(chǔ)知識(shí)，一個(gè)寄存器出現(xiàn)這兩個(gè)時(shí)序違例時(shí)，是沒(méi)有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會(huì)出現(xiàn)問(wèn)題。這個(gè)是數(shù)字電路基礎(chǔ)知識(shí)，一個(gè)寄存器出現(xiàn)這兩個(gè)時(shí)序違例時(shí)，是沒(méi)有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會(huì)出現(xiàn)問(wèn)題。

IC?耐久性測(cè)試

耐久性測(cè)試項(xiàng)目（Endurance test items ）Endurance cycling test, Data retention test①周期耐久性測(cè)試（Endurance Cycling Test ）

目的: 評(píng)估非揮發(fā)性memory器件在多次讀寫(xiě)算后的持久性能

Test Method: 將數(shù)據(jù)寫(xiě)入memory的存儲(chǔ)單元，在擦除數(shù)據(jù)，重復(fù)這個(gè)過(guò)程多次

測(cè)試條件: 室溫，或者更高，每個(gè)數(shù)據(jù)的讀寫(xiě)次數(shù)達(dá)到100k~1000k

具體的測(cè)試條件和估算結(jié)果可參考以下標(biāo)準(zhǔn)

MIT-STD-883E Method 1033

②數(shù)據(jù)保持力測(cè)試（Data Retention Test）

目的: 在重復(fù)讀寫(xiě)之后加速非揮發(fā)性memory器件存儲(chǔ)節(jié)點(diǎn)的電荷損失

測(cè)試條件: 在高溫條件下將數(shù)據(jù)寫(xiě)入memory 存儲(chǔ)單元后，多次讀取驗(yàn)證單元中的數(shù)據(jù)

失效機(jī)制：150℃

具體的測(cè)試條件和估算結(jié)果可參考以下標(biāo)準(zhǔn)：

MIT-STD-883E Method 1008.2

在了解上述的IC測(cè)試方法之后，IC的設(shè)計(jì)制造商就需要根據(jù)不用IC產(chǎn)品的性能，用途以及需要測(cè)試的目的，選擇合適的測(cè)試方法，的降低IC測(cè)試的時(shí)間和成本，從而有效控制IC產(chǎn)品的質(zhì)量和可靠度。

IC半導(dǎo)體的基礎(chǔ)知識(shí)(二)

本征半導(dǎo)體    完全純凈的、具有完整晶體結(jié)構(gòu)的半導(dǎo)體，稱為本征半導(dǎo)體。

硅或鍺是四價(jià)元素，其外層電子軌道上有四個(gè)價(jià)電子。在本征半導(dǎo)體的晶體結(jié)構(gòu)中，相鄰兩個(gè)原子的價(jià)電子相互共有，即每個(gè)原子的四個(gè)價(jià)電子既受自身原子核的束縛，又為相鄰的四個(gè)原子所共有；接著就是檢查程序功能的正確性并持續(xù)修改，直到它滿足期望的功能為止。每?jī)蓚€(gè)相鄰原子之間都共有一對(duì)價(jià)電子。這種組合方式稱為共價(jià)鍵結(jié)構(gòu)，圖5-1為單晶硅共價(jià)鍵結(jié)構(gòu)的平面示意圖。

在共價(jià)鍵結(jié)構(gòu)中，每個(gè)原子的外層雖然具有八個(gè)電子而處于較為穩(wěn)定的狀態(tài)，但是共價(jià)鍵中的價(jià)電子并不像絕緣體中的電子被束縛得那樣緊，在室溫下，有數(shù)價(jià)電子由于熱運(yùn)動(dòng)能獲得足夠的能量而脫離共價(jià)鍵束縛成為自由電子。

當(dāng)一部分價(jià)電子掙脫共價(jià)鍵的束縛而成為自由電子后，共價(jià)鍵中就留下相應(yīng)的空位，這個(gè)空位被稱為空穴。原子因失去一個(gè)價(jià)電子而帶正電，也可以說(shuō)空穴帶正電。在本征半導(dǎo)體中，電子與空穴總是成對(duì)出現(xiàn)的，它們被稱為電子空穴對(duì)。

 如果在本征半導(dǎo)體兩端加上外電場(chǎng)，半導(dǎo)體中將出現(xiàn)兩部分電流：一是自由電子將產(chǎn)生定向移動(dòng)，形成電子電流；SDF文件傳遞給PrimeTime做靜態(tài)時(shí)序分析，那將會(huì)更準(zhǔn)確。一是由于空穴的存在，價(jià)電子將按一定的方向依次填補(bǔ)空穴，亦即空穴也會(huì)產(chǎn)生定向移動(dòng)，形成空穴電流。所以說(shuō)，半導(dǎo)體中同時(shí)存在著兩種載流子(運(yùn)載電荷的粒子為載流子)——電子和空穴，這是半導(dǎo)體導(dǎo)電的特殊性質(zhì)，也是半導(dǎo)體與金屬在導(dǎo)電機(jī)理上的本質(zhì)區(qū)別。

4GHzCMOS全數(shù)字鎖相環(huán)

隨著深亞微米CMOS工藝的發(fā)展,工藝尺寸的縮小使模擬電路的設(shè)計(jì)變得更加復(fù)雜,盡可能采用數(shù)字電路代替模擬電路成為發(fā)展的趨勢(shì)。鎖相環(huán)作為時(shí)鐘產(chǎn)生電路是射頻通信系統(tǒng)中的關(guān)鍵模塊,其中全數(shù)字鎖相環(huán)具有良好的集成性、可移植性和可編程性,以及能夠?qū)崿F(xiàn)較好的相位噪聲指標(biāo)等優(yōu)勢(shì),得到了越來(lái)越廣泛的研究和發(fā)展。Hercules通過(guò)提供快的運(yùn)行時(shí)間和高速有效的糾錯(cuò)（debugging）來(lái)縮短IC設(shè)計(jì)的周期。本文著重于2.4GHz CMOS全數(shù)字鎖相環(huán)的研究與設(shè)計(jì),主要工作包括:

1)首先分析并推導(dǎo)了全數(shù)字鎖相環(huán)的主要性能指標(biāo),接著分析了I型和II型全數(shù)字鎖相環(huán)的原理和結(jié)構(gòu)特點(diǎn),并分析了環(huán)路參數(shù)對(duì)整個(gè)環(huán)路特性與穩(wěn)定性的影響。

2)提出一種用于時(shí)間數(shù)字轉(zhuǎn)換器(Time-to-Digital Converter,TDC)的互補(bǔ)比較器的結(jié)構(gòu),在傳統(tǒng)比較器結(jié)構(gòu)的基礎(chǔ)上,疊加一個(gè)與之互補(bǔ)的比較器,能夠消除輸出波形的毛刺,降低輸入失調(diào)電壓,提高比較器的工作速度,進(jìn)而改善比較器的精度。DRC是對(duì)芯片版圖中的各層物理圖形進(jìn)行設(shè)計(jì)規(guī)則檢查(spacing,width)，它也包括天線效應(yīng)的檢查，以確保芯片正常流片。

3)提出一種可重構(gòu)數(shù)字濾波器(Digital Loop Filter,DLF),將DLF的參數(shù)KP、KI做成芯片外的控制端口,通過(guò)片外手動(dòng)調(diào)節(jié)來(lái)改變芯片內(nèi)部的參數(shù),可以改變?nèi)珨?shù)字鎖相環(huán)的帶寬,開(kāi)環(huán)和閉環(huán)響應(yīng),以及幅度響應(yīng)等,終能夠方便地在片外調(diào)節(jié),使環(huán)路達(dá)到鎖定狀態(tài)。對(duì)于CDN的SiliconEnsemble而言后端設(shè)計(jì)所需的數(shù)據(jù)主要有是Foundry廠提供的標(biāo)準(zhǔn)單元、宏單元和I/OPad的庫(kù)文件，它包括物理庫(kù)、時(shí)序庫(kù)及網(wǎng)表庫(kù)，分別以。

4)分析和設(shè)計(jì)了一款數(shù)控振蕩器(Digitally Controlled Oscillator,DCO),采用CMOS交叉耦合LC振蕩器,包括粗調(diào)、中調(diào)和精調(diào)三個(gè)電容陣列和ΔΣ調(diào)制器。其中,粗調(diào)單元采用MIM電容,中調(diào)和精調(diào)單元采用兩對(duì)反向連接的PMOS對(duì)管構(gòu)成MOS電容,本文DCO的增益為300kHz左右,使用ΔΣ調(diào)制器后,DCO的分辨率可以達(dá)到5kHz左右。布局規(guī)劃后，宏單元、I/OPad的位置和放置標(biāo)準(zhǔn)單元的區(qū)域都已確定，這些信息SE（SiliconEnsemble）會(huì)通過(guò)DEF文件傳遞給(PhysicalCompiler),PC根據(jù)由綜合給出的。