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數字IC設計流程

1、需求分析與規格制定

對市場調研，弄清需要什么樣功能的芯片。

芯片規格，也就像功能列表一樣，是客戶向芯片設計公司提出的設計要求，包括芯片需要達到的具體功能和性能方面的要求。

　　2、架構設計與算法設計

根據客戶提出的規格要求，對一些功能進行算法設計，拿出設計解決方案和具體實現架構，劃分模塊功能。

      3、HDL編碼

　　使用硬件描述語言（VHDL，Verilog HDL）分模塊以代碼來描述實現，RTL coding，linux環境下一般用Gvim作為代碼編輯器。

　　4、功能

驗證就是檢驗編碼設計的正確性。不符合規格要重新設計和編碼。設計和驗證是反復迭代的過程，直到驗證結果顯示完全符合規格標準。該部分稱為前。

　　5、邏輯綜合――Design Compiler

　　驗證通過，進行邏輯綜合。邏輯綜合就是把HDL代碼翻譯成門級網表netlist。

綜合需要設定約束條件，就是你希望綜合出來的電路在面積，時序等目標參數上達到的標準。PowerCompiler嵌入DesignCompiler/PhysicalCompiler之上，是業界可以同時優化時序、功耗和面積的綜合工具。邏輯綜合需要基于特定的綜合庫，不同的庫中，門電路基本標準單元（standard cell）的面積，時序參數是不一樣的。所以，綜合庫不一樣，綜合出來的電路在時序，面積上是有差異的。一般來說，綜合完成后需要再次做驗證（這個也稱為后）

邏輯綜合工具：Synopsys的Design Compiler，工具選擇上面的三種工具均可。

　　6、靜態時序分析——STA

Static Timing Analysis（STA），靜態時序分析，驗證范疇，它主要是在時序上對電路進行驗證，檢查電路是否存在建立時間（setup time）和保持時間（hold time）的違例（violation）。這個是數字電路基礎知識，一個寄存器出現這兩個時序違例時，是沒有辦法正確采樣數據和輸出數據的，所以以寄存器為基礎的數字芯片功能肯定會出現問題。這個是數字電路基礎知識，一個寄存器出現這兩個時序違例時，是沒有辦法正確采樣數據和輸出數據的，所以以寄存器為基礎的數字芯片功能肯定會出現問題。

IC?耐久性測試

耐久性測試項目（Endurance test items ）Endurance cycling test, Data retention test①周期耐久性測試（Endurance Cycling Test ）

目的: 評估非揮發性memory器件在多次讀寫算后的持久性能

Test Method: 將數據寫入memory的存儲單元，在擦除數據，重復這個過程多次

測試條件: 室溫，或者更高，每個數據的讀寫次數達到100k~1000k

具體的測試條件和估算結果可參考以下標準

MIT-STD-883E Method 1033

②數據保持力測試（Data Retention Test）

目的: 在重復讀寫之后加速非揮發性memory器件存儲節點的電荷損失

測試條件: 在高溫條件下將數據寫入memory 存儲單元后，多次讀取驗證單元中的數據

失效機制：150℃

具體的測試條件和估算結果可參考以下標準：

MIT-STD-883E Method 1008.2

在了解上述的IC測試方法之后，IC的設計制造商就需要根據不用IC產品的性能，用途以及需要測試的目的，選擇合適的測試方法，的降低IC測試的時間和成本，從而有效控制IC產品的質量和可靠度。

IC半導體的基礎知識(二)

本征半導體    完全純凈的、具有完整晶體結構的半導體，稱為本征半導體。

硅或鍺是四價元素，其外層電子軌道上有四個價電子。在本征半導體的晶體結構中，相鄰兩個原子的價電子相互共有，即每個原子的四個價電子既受自身原子核的束縛，又為相鄰的四個原子所共有；接著就是檢查程序功能的正確性并持續修改，直到它滿足期望的功能為止。每兩個相鄰原子之間都共有一對價電子。這種組合方式稱為共價鍵結構，圖5-1為單晶硅共價鍵結構的平面示意圖。

在共價鍵結構中，每個原子的外層雖然具有八個電子而處于較為穩定的狀態，但是共價鍵中的價電子并不像絕緣體中的電子被束縛得那樣緊，在室溫下，有數價電子由于熱運動能獲得足夠的能量而脫離共價鍵束縛成為自由電子。

當一部分價電子掙脫共價鍵的束縛而成為自由電子后，共價鍵中就留下相應的空位，這個空位被稱為空穴。原子因失去一個價電子而帶正電，也可以說空穴帶正電。在本征半導體中，電子與空穴總是成對出現的，它們被稱為電子空穴對。

 如果在本征半導體兩端加上外電場，半導體中將出現兩部分電流：一是自由電子將產生定向移動，形成電子電流；SDF文件傳遞給PrimeTime做靜態時序分析，那將會更準確。一是由于空穴的存在，價電子將按一定的方向依次填補空穴，亦即空穴也會產生定向移動，形成空穴電流。所以說，半導體中同時存在著兩種載流子(運載電荷的粒子為載流子)——電子和空穴，這是半導體導電的特殊性質，也是半導體與金屬在導電機理上的本質區別。

4GHzCMOS全數字鎖相環

隨著深亞微米CMOS工藝的發展,工藝尺寸的縮小使模擬電路的設計變得更加復雜,盡可能采用數字電路代替模擬電路成為發展的趨勢。鎖相環作為時鐘產生電路是射頻通信系統中的關鍵模塊,其中全數字鎖相環具有良好的集成性、可移植性和可編程性,以及能夠實現較好的相位噪聲指標等優勢,得到了越來越廣泛的研究和發展。Hercules通過提供快的運行時間和高速有效的糾錯（debugging）來縮短IC設計的周期。本文著重于2.4GHz CMOS全數字鎖相環的研究與設計,主要工作包括:

1)首先分析并推導了全數字鎖相環的主要性能指標,接著分析了I型和II型全數字鎖相環的原理和結構特點,并分析了環路參數對整個環路特性與穩定性的影響。

2)提出一種用于時間數字轉換器(Time-to-Digital Converter,TDC)的互補比較器的結構,在傳統比較器結構的基礎上,疊加一個與之互補的比較器,能夠消除輸出波形的毛刺,降低輸入失調電壓,提高比較器的工作速度,進而改善比較器的精度。DRC是對芯片版圖中的各層物理圖形進行設計規則檢查(spacing,width)，它也包括天線效應的檢查，以確保芯片正常流片。

3)提出一種可重構數字濾波器(Digital Loop Filter,DLF),將DLF的參數KP、KI做成芯片外的控制端口,通過片外手動調節來改變芯片內部的參數,可以改變全數字鎖相環的帶寬,開環和閉環響應,以及幅度響應等,終能夠方便地在片外調節,使環路達到鎖定狀態。對于CDN的SiliconEnsemble而言后端設計所需的數據主要有是Foundry廠提供的標準單元、宏單元和I/OPad的庫文件，它包括物理庫、時序庫及網表庫，分別以。

4)分析和設計了一款數控振蕩器(Digitally Controlled Oscillator,DCO),采用CMOS交叉耦合LC振蕩器,包括粗調、中調和精調三個電容陣列和ΔΣ調制器。其中,粗調單元采用MIM電容,中調和精調單元采用兩對反向連接的PMOS對管構成MOS電容,本文DCO的增益為300kHz左右,使用ΔΣ調制器后,DCO的分辨率可以達到5kHz左右。布局規劃后，宏單元、I/OPad的位置和放置標準單元的區域都已確定，這些信息SE（SiliconEnsemble）會通過DEF文件傳遞給(PhysicalCompiler),PC根據由綜合給出的。