澄海區數字ic設計工作內容的行業須知【瑞泰威科技】

數字ic后端設計（二)

4.時鐘樹生成(CTS Clock tree synthesis) 。

芯片中的時鐘網絡要驅動電路中所有的時序單元，所以時鐘源端門單元帶載很多，其負載很大并且不平衡，需要插入緩沖器減小負載和平衡。時鐘網絡及其上的緩沖器構成了時鐘樹。一般要反復幾次才可以做出一個比較理想的時鐘樹。---Clock skew.

5. STA 靜態時序分析和后。

時鐘樹插入后，每個單元的位置都確定下來了，工具可以提出GlobalRoute形式的連線寄生參數，此時對參數的提取就比較準確了。SE把.V和.SDF文件傳遞給PrimeTime做靜態時序分析。net）更重要的是，藉由這個方法可以增加Gate端和下層的接觸面積。確認沒有時序違規后，將這來兩個文件傳遞給前端人員做后。對Astro 而言，在detail routing 之后，

用starRC XT 參數提取，生成的E.V和.SDF文件傳遞給PrimeTime做靜態時序分析，那將會更準確。

6. ECO(Engineering Change Order)。

針對靜態時序分析和后中出現的問題，對電路和單元布局進行小范圍的改動.

7. Filler的插入(pad fliier, cell filler)。

Filler指的是標準單元庫和I/O Pad庫中定義的與邏輯無關的填充物，用來填充標準單元和標準單元之間，I/O Pad和I/O Pad之間的間隙，它主要是把擴散層連接起來，滿足DRC規則和設計需要。

8. 布線(Routing)。

Global route-- Track assign --Detail routing--Routing optimization布線是指在滿足工藝規則和布線層數限制、線寬、線間距限制和各線網可靠絕緣的電性能約束的條件下，根據電路的連接關系將各單元和I/OPad用互連線連接起來，這些是在時序驅動(Timing driven )的條件下進行的，保證關鍵時序路徑上的連線長度能夠。Region(II)被稱為使用期（Usefullifeperiod）在這個階段產品的failurerate保持穩定，失效的原因往往是隨機的，比如溫度變化等等。--Timing report clear

ic的質量評估標準

具體的測試條件和估算結果可參考以下標準：

JESD22-A108-AEAJED- 4701-D101②HTOL/ LTOL：高/低溫操作生命期試驗（High/ Low Temperature Operating Life ）

目的: 評估器件在超熱和超電壓情況下一段時間的耐久力

測試條件: 125℃，1.1VCC, 動態測試

失效機制：電子遷移，氧化層，相互擴散，不穩定性，離子玷污等

參考標準：

125℃條件下1000 小時測試通過IC 可以保證持續使用4 年，2000 小時測試持續使用8年；150℃ 1000小時測試通過保證使用8年，2000小時保證使用28年。

具體的測試條件和估算結果可參考以下標準

MIT-STD-883E Method 1005.8

JESD22-A108-A

二、環境測試項目（Environmental test items）

PRE-CON, THB, HAST, PCT, TCT, TST, HTST, Solderability Test,Solder Heat Test

①PRE-CON:預處理測試（ Precondition Test ）

目的: 模擬IC在使用之前在一定濕度，溫度條件下存儲的耐久力，也就是IC從生產到使用之間存儲的可靠性。

測試流程（Test Flow）:

Step 1:超聲掃描儀 SAM (Scanning Acoustic Microscopy)

Step 2: 高低溫循環（Temperature cycling ）-40℃(or lower) ~ 60℃(or higher) for 5 cycles to simulate shipping conditi

Step 3:烘烤（ Baking ）At minimum 125℃ for 24 hours to remove all moisture from the package

Step 4: 浸泡（Soaking ）

一個合格數字Ic設計師需要掌握的技能有哪些？

在數字IC設計流程中，前端設計工程師們需要運用到的技能有很多，那么對于設計師而言，需要掌握的技能到底有哪些呢？接下來和小編一起了解一下.

語言類

Verilog-2001/ VHDL

SystemVerilog/ SystemC

Makefile/ Perl/ Python

Tcl

工具類

NCVerilog/ VCS/ ModelSim

SimVision/ DVE/ Verdi

Vim/ Emacs

SVN/ CVS/ Git

Microsoft Office

平臺類

Windows

Linux

OS X

其他加分項目

MATLAB

ISE/ Synplify/ Vivado/ Quartus

LEC/Formality

VMM/ UVM

ESL

ZeBu Server

JIRA/ Confluence

C/ Assembly Language

Computer Architecture/ ARM Architecture/ MIPS Architecture

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