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數IC設計產品類型？

對于當今所有的IC設計，DC Ultra 是可以利用的的綜合平臺。它擴展了DC Expert的功能，包括許多的綜合優化算法，讓關鍵路徑的分析和優化在的時間內完成。1、十進制十進制的每一位由0~9十個數碼表示，低位和相鄰高位之間的關系是“逢十進一”。在其中集成的Module Compiler數據通路綜合技術， DC Ultra利用同樣的VHDL/Verilog流程，能夠創造處又快又小的電路。

DFT Compiler

DFT Compiler提供的“一遍測試綜合”技術和方案。它和Design Compiler 、Physical Compiler系列產品集成在一起的，包含功能強大的掃描式可測性設計分析、綜合和驗證技術。DFT Compiler可以使設計者在設計流程的前期，很快而且方便的實現高質量的測試分析，確保時序要求和測試覆蓋率要求同時得到滿足。NBTI、HCI、TDDB這三個效應都跟MOSFET(metal-Oxide-SemiconductorField-EffectTransistor,金屬氧化物半導體場效應管)原理有關。DFT Compiler同時支持RTL級、門級的掃描測試設計規則的檢查，以及給予約束的掃描鏈插入和優化，同時進行失效覆蓋的分析。

Power Compiler

Power Compiler?提供簡便的功耗優化能力，能夠自動將設計的功耗化，提供綜合前的功耗預估能力，讓設計者可以更好的規劃功耗分布，在短時間內完成低功耗設計。Power Compiler嵌入Design Compiler/Physical Compiler之上，是業界可以同時優化時序、功耗和面積的綜合工具。模擬IC則是處理連續性的光、聲音、速度、溫度等自然模擬信號的IC，模擬IC按應用來分可分為標準型模擬IC和特殊應用型模擬IC。

FPGA Compiler II

FPGA Compiler II是一個專用于快速開發高品質FPGA產品的邏輯綜合工具，可以根據設計者的約束條件，針對特定的FPGA結構（物理結構）在性能與面積方面對設計進行優化，自動地完成電路的邏輯實現過程，從而大大降低了FPGA設計的復雜度。這個步驟就像初步記下建筑的規畫，將整體輪廓描繪出來，方便后續制圖。

數字ic后端設計（二)

4.時鐘樹生成(CTS Clock tree synthesis) 。

芯片中的時鐘網絡要驅動電路中所有的時序單元，所以時鐘源端門單元帶載很多，其負載很大并且不平衡，需要插入緩沖器減小負載和平衡。時鐘網絡及其上的緩沖器構成了時鐘樹。一般要反復幾次才可以做出一個比較理想的時鐘樹。---Clock skew.

5. STA 靜態時序分析和后。

時鐘樹插入后，每個單元的位置都確定下來了，工具可以提出GlobalRoute形式的連線寄生參數，此時對參數的提取就比較準確了。SE把.V和.SDF文件傳遞給PrimeTime做靜態時序分析。虛接口可以定義為類的一個成員，可以通過構造函數的參數或者過程進行初始化。確認沒有時序違規后，將這來兩個文件傳遞給前端人員做后。對Astro 而言，在detail routing 之后，

用starRC XT 參數提取，生成的E.V和.SDF文件傳遞給PrimeTime做靜態時序分析，那將會更準確。

6. ECO(Engineering Change Order)。

針對靜態時序分析和后中出現的問題，對電路和單元布局進行小范圍的改動.

7. Filler的插入(pad fliier, cell filler)。

Filler指的是標準單元庫和I/O Pad庫中定義的與邏輯無關的填充物，用來填充標準單元和標準單元之間，I/O Pad和I/O Pad之間的間隙，它主要是把擴散層連接起來，滿足DRC規則和設計需要。

8. 布線(Routing)。

Global route-- Track assign --Detail routing--Routing optimization布線是指在滿足工藝規則和布線層數限制、線寬、線間距限制和各線網可靠絕緣的電性能約束的條件下，根據電路的連接關系將各單元和I/OPad用互連線連接起來，這些是在時序驅動(Timing driven )的條件下進行的，保證關鍵時序路徑上的連線長度能夠。需求層面：模擬類產品下游汽車、工業用途要求以可靠性、安全行為主，偏好性能成熟穩定類產品的同時資格認可相對較為嚴格，一般不低于一年半。--Timing report clear

IC常見的問題

EM (electron migration，電子遷移)

“電子遷移”是50年代在微電子科學領域發現的一種從屬現象，指因電子的流動所導致的金屬原子移動的現象。因為此時流動的“物體”已經包括了金屬原子，所以也有人稱之為“金屬遷移”。在電流密度很高的導體上，電子的流動會產生不小的動量，這種動量作用在金屬原子上時，就可能使一些金屬原子脫離金屬表面到處流竄，結果就會導致原本光滑的金屬導線的表面變得凹凸不平，造成性的損害。芯片規格，也就像功能列表一樣，是客戶向芯片設計公司提出的設計要求，包括芯片需要達到的具體功能和性能方面的要求。這種損害是個逐漸積累的過程，當這種“凹凸不平”多到一定程度的時候，就會造成IC內部導線的斷路與短路，而終使得IC報廢。溫度越高，電子流動所產生的作用就越大，其徹底破壞IC內一條通路的時間就越少，即IC的壽命也就越短，這也就是高溫會縮短IC壽命的本質原因。

NBTI 、HCI、TDDB

這三個效應都跟MOSFET (metal-Oxide-Semiconductor Field-Effect Transistor, 金屬氧化物半導體場效應管) 原理有關。

罪魁禍首 ： SiOHSiOH

MOSFET原理是一個門極(Gate)靠靜電勢控制底下的導電溝道深度，電勢高形成深溝道電流就大，電勢低溝道消失就不導電了。稍微想深一層就知道這個門極導電底下的溝道也導電，那就必須中間有個絕緣介質把他們分開，否則就變成聯通線不是晶體管了。再想深一層就知道這個絕緣介質的做法是把硅氧化做二氧化硅。某些射頻IC在電路板的布局也必須考慮在內，而這些是數字IC設計所不用考慮的。而行外人一般想不到的是光二氧化硅還不夠，工程上二氧化硅和基板硅之間附著很差，必須加入Si-H鍵把二氧化硅層拴住。所以實際上介質層和硅之間有一層不是純SiO2SiO2是SiOHSiOH，問題由此產生。

IC半導體的基礎知識(二)

本征半導體    完全純凈的、具有完整晶體結構的半導體，稱為本征半導體。

硅或鍺是四價元素，其外層電子軌道上有四個價電子。在本征半導體的晶體結構中，相鄰兩個原子的價電子相互共有，即每個原子的四個價電子既受自身原子核的束縛，又為相鄰的四個原子所共有；每兩個相鄰原子之間都共有一對價電子。時鐘樹插入后，每個單元的位置都確定下來了，工具可以提出GlobalRoute形式的連線寄生參數，此時對參數的提取就比較準確了。這種組合方式稱為共價鍵結構，圖5-1為單晶硅共價鍵結構的平面示意圖。

在共價鍵結構中，每個原子的外層雖然具有八個電子而處于較為穩定的狀態，但是共價鍵中的價電子并不像絕緣體中的電子被束縛得那樣緊，在室溫下，有數價電子由于熱運動能獲得足夠的能量而脫離共價鍵束縛成為自由電子。

當一部分價電子掙脫共價鍵的束縛而成為自由電子后，共價鍵中就留下相應的空位，這個空位被稱為空穴。原子因失去一個價電子而帶正電，也可以說空穴帶正電。在本征半導體中，電子與空穴總是成對出現的，它們被稱為電子空穴對。

 如果在本征半導體兩端加上外電場，半導體中將出現兩部分電流：一是自由電子將產生定向移動，形成電子電流；一是由于空穴的存在，價電子將按一定的方向依次填補空穴，亦即空穴也會產生定向移動，形成空穴電流。所以說，半導體中同時存在著兩種載流子(運載電荷的粒子為載流子)——電子和空穴，這是半導體導電的特殊性質，也是半導體與金屬在導電機理上的本質區別。主要包括：后端設計簡單說是P&R，像芯片封裝和管腳設計，floorplan，電源布線和功率驗證，線間干擾的預防和修正，時序收斂，自動布局布線、STA，DRC，LVS等，要求掌握和熟悉多種EDA工具以及IC生產廠家的具體要求。